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Circuit intégré Chip With CPLD 128MC 10NS 100TQFP d'EPM3128ATC-10 N
Détails sur le produit:
| Lieu d'origine: | Original |
| Nom de marque: | Original |
| Certification: | Original |
| Numéro de modèle: | EPM3128ATC-10 N |
Conditions de paiement et expédition:
| Quantité de commande min: | 1 |
|---|---|
| Prix: | negotiation |
| Détails d'emballage: | Boîte de carton |
| Délai de livraison: | 3-4 jours ouvrables |
| Conditions de paiement: | T/T |
| Capacité d'approvisionnement: | 100 |
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Détail Infomation |
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| Tpd de temps de retard (1) maximum: | 10 NS | Approvisionnement de tension - interne: | 3V | 3.6V |
|---|---|---|---|
| Nombre d'éléments logiques/de blocs: | 8 | Nombre de Macrocells: | 128 |
| Nombre de portes: | 2500 | Nombre d'entrée-sortie: | 80 |
| Surligner: | Puce de circuit intégré d'EPM3128ATC-10 N,Puce 100TQFP de circuit intégré |
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Description de produit
Circuit intégré Chip With CPLD 128MC 10NS 100TQFP d'EPM3128ATC-10 N
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IC CPLD 128MC 10NS 100TQFP
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Caractéristiques d'EPM3128ATC-10 N
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TYPE
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DESCRIPTION
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Catégorie
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Circuits intégrés (IC)
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CPLDs (dispositifs logiques programmables complexes)
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Mfr
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Intel
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Série
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MAX® 3000A
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Paquet
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Plateau
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Type programmable
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Dans le système programmable
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Tpd de temps de retard (1) maximum
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10 NS
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Approvisionnement de tension - interne
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3V | 3.6V
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Nombre d'éléments logiques/de blocs
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8
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Nombre de Macrocells
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128
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Nombre de portes
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2500
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Nombre d'entrée-sortie
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80
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Température de fonctionnement
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0°C | 70°C (VENTRES)
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Montage du type
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Bâti extérieur
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Paquet/cas
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100-TQFP
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Paquet de dispositif de fournisseur
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100-TQFP (14x14)
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Nombre bas de produit
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EPM3128
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Classifications environnementales et d'exportation d'EPM3128ATC-10 N
| ATTRIBUT | DESCRIPTION |
| Niveau de sensibilité d'humidité (MSL) | 3 (168 heures) |
| Statut de PORTÉE | ATTEIGNEZ inchangé |
| ECCN | EAR99 |
| HTSUS | 8542.39.0001 |
Caractéristiques d'EPM3128ATC-10 N
■Le CMOS performant et bon marché les dispositifs logiques programmables basés sur EEPROM (PLDs) a construit sur une architecture de MAX® (voir le tableau 1)
■programmabilité du dans-système 3.3-V (ISP) par l'interface commune du groupe d'action d'essai de la norme 1149,1 intégrés d'IEEE (JTAG) avec la capacité de goupille-verrouillage avancée
– Circuits d'ISP conformes avec la norme 1532 d'IEEE
■Circuits intégrés de l'essai de frontière-balayage (déclaration provisoire) conformes avec la norme 1149.1-1990 d'IEEE
■Caractéristiques augmentées d'ISP :
– Algorithme augmenté d'ISP pour programmer plus rapidement
– Peu d'ISP_Done pour assurer la programmation complète
– Résistance cabreuse sur des goupilles d'entrée-sortie pendant la programmation de dans-système
■PLDs à haute densité s'étendant de 600 à 10 000 portes utilisables
■4,5 retards de logique de goupille-à-goupille de NS avec de contre- fréquences de jusqu'à 227,3 mégahertz
■Interface d'entrée-sortie de MultiVoltTM permettant le noyau de dispositif à la course à 3,3 V, alors que les goupilles d'entrée-sortie sont compatibles avec des niveaux de la logique 5.0-V, 3.3-V, et 2.5-V
■Comptes de Pin s'étendant de 44 à 256 dans un grand choix de paquet plat de quadruple mince
(TQFP), paquet plat de quadruple en plastique (PQFP), support intermédiaire en plastique de J-avance (PLCC), et paquets FineLine de BGATM
■Appui chaud-socketing
■Structure de acheminement continue programmable de la rangée d'interconnexion (pia) pour la représentation rapide et prévisible
■programmabilité du dans-système 3.3-V (ISP) par l'interface commune du groupe d'action d'essai de la norme 1149,1 intégrés d'IEEE (JTAG) avec la capacité de goupille-verrouillage avancée
– Circuits d'ISP conformes avec la norme 1532 d'IEEE
■Circuits intégrés de l'essai de frontière-balayage (déclaration provisoire) conformes avec la norme 1149.1-1990 d'IEEE
■Caractéristiques augmentées d'ISP :
– Algorithme augmenté d'ISP pour programmer plus rapidement
– Peu d'ISP_Done pour assurer la programmation complète
– Résistance cabreuse sur des goupilles d'entrée-sortie pendant la programmation de dans-système
■PLDs à haute densité s'étendant de 600 à 10 000 portes utilisables
■4,5 retards de logique de goupille-à-goupille de NS avec de contre- fréquences de jusqu'à 227,3 mégahertz
■Interface d'entrée-sortie de MultiVoltTM permettant le noyau de dispositif à la course à 3,3 V, alors que les goupilles d'entrée-sortie sont compatibles avec des niveaux de la logique 5.0-V, 3.3-V, et 2.5-V
■Comptes de Pin s'étendant de 44 à 256 dans un grand choix de paquet plat de quadruple mince
(TQFP), paquet plat de quadruple en plastique (PQFP), support intermédiaire en plastique de J-avance (PLCC), et paquets FineLine de BGATM
■Appui chaud-socketing
■Structure de acheminement continue programmable de la rangée d'interconnexion (pia) pour la représentation rapide et prévisible
■PCI compatible
■architecture qui respecte les autobus comprenant le contrôle taux du groupe programmable
■option de sortie d'Ouvert-drain
■Les bascules programmables de macrocell avec clair individuel, préréglé, horloge, et horloge permettent des contrôles
■Mode programmable de puissance-économie pour une réduction de puissance de plus de 50% de chaque macrocell
■Distribution configurable de produit-terme d'extenseur, permettant jusqu'à 32 termes de produit par macrocell
■Peu programmable de sécurité pour la protection des conceptions de propriété industrielle
■Caractéristiques architecturales augmentées, y compris :
– la sortie de la goupille 6 ou 10 ou motivée par la logique permettent des signaux
– Deux signaux d'horloge globaux avec l'inversion facultative
– Ressources augmentées d'interconnexion pour le routability amélioré
– Contrôle taux du groupe de sortie programmable
■Appui de conception du logiciel et endroit-et-itinéraire automatique donnés par les systèmes de développement d'Altera pour les PCs basés sur Windows et le Sun
SPARCstations, et HP 9000 séries 700/800 poste de travail
■L'entrée de conception et l'appui supplémentaires de simulation ont fourni par EDIF 2 0 0 et 3 dossiers de 0 0 netlist, bibliothèque des modules paramétrisés (LPM),
Verilog HDL, VHDL, et d'autres interfaces aux outils populaires d'EDA de tiers fabricants tels que la cadence, logique d'exemplaire, mentor
Graphiques, OrCAD, Synopsys, Synplicity, et VeriBest
■L'appui de programmation avec l'unité de programmation de maître d'Altera (MPU), communications de MasterBlasterTM câblent, ByteBlasterMVTM
câble gauche parallèle de téléchargement, câble périodique de téléchargement de BitBlasterTM aussi bien que matériel de programmation de tiers fabricants et
tout appareil de contrôle en circuit qui soutient les dossiers standard du langage d'essai et de programmation de JamTM (STAPL) (.jam), Octet-code de la confiture STAPL
Dossiers (.jbc), ou dossiers périodiques de format de vecteur (.svf)
■architecture qui respecte les autobus comprenant le contrôle taux du groupe programmable
■option de sortie d'Ouvert-drain
■Les bascules programmables de macrocell avec clair individuel, préréglé, horloge, et horloge permettent des contrôles
■Mode programmable de puissance-économie pour une réduction de puissance de plus de 50% de chaque macrocell
■Distribution configurable de produit-terme d'extenseur, permettant jusqu'à 32 termes de produit par macrocell
■Peu programmable de sécurité pour la protection des conceptions de propriété industrielle
■Caractéristiques architecturales augmentées, y compris :
– la sortie de la goupille 6 ou 10 ou motivée par la logique permettent des signaux
– Deux signaux d'horloge globaux avec l'inversion facultative
– Ressources augmentées d'interconnexion pour le routability amélioré
– Contrôle taux du groupe de sortie programmable
■Appui de conception du logiciel et endroit-et-itinéraire automatique donnés par les systèmes de développement d'Altera pour les PCs basés sur Windows et le Sun
SPARCstations, et HP 9000 séries 700/800 poste de travail
■L'entrée de conception et l'appui supplémentaires de simulation ont fourni par EDIF 2 0 0 et 3 dossiers de 0 0 netlist, bibliothèque des modules paramétrisés (LPM),
Verilog HDL, VHDL, et d'autres interfaces aux outils populaires d'EDA de tiers fabricants tels que la cadence, logique d'exemplaire, mentor
Graphiques, OrCAD, Synopsys, Synplicity, et VeriBest
■L'appui de programmation avec l'unité de programmation de maître d'Altera (MPU), communications de MasterBlasterTM câblent, ByteBlasterMVTM
câble gauche parallèle de téléchargement, câble périodique de téléchargement de BitBlasterTM aussi bien que matériel de programmation de tiers fabricants et
tout appareil de contrôle en circuit qui soutient les dossiers standard du langage d'essai et de programmation de JamTM (STAPL) (.jam), Octet-code de la confiture STAPL
Dossiers (.jbc), ou dossiers périodiques de format de vecteur (.svf)
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